第二届复杂系统与工程大会 (CSEC2021)

随着嵌入式系统的发展，单核堆栈处理器在开发成本、执行速度和功耗等方面已不能满足现实应用需求。为提升堆栈处理器性能，探索多核堆栈处理器价值，本文采用WISHBONE共享总线互连架构，通过对多核堆栈处理器架构、Forth系统指令、总线仲裁以及UART的设计，初步构建了一种基于共享总线互连的多核堆栈处理器。该处理器运用Verilog和VHDL语言进行结构描述，使用ISim工具进行功能仿真，最终在FPGA芯片上实现。实验结果表明，该设计使用有效总线仲裁，以较低的硬件开销和功耗获得了较高的计算性能，为多核堆栈处理器架构的深入研究与应用奠定了良好基础。