Presentation Details
基于择多-非-图的忆阻加法器设计
ID：76
View Protection：ATTENDEE
Updated Time：2021-12-06 19:22:25 Hits：574
Oral Presentation
Start Time：2021-12-12 14:00（Asia/Shanghai）
Duration：15min
Session：S1 论文报告会场1 »
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Abstract
传统的冯诺依曼体系结构中存算分离瓶颈问题日益严重．忆阻器凭借非易失，高集成度，低功耗和高速度等优势，成为“后摩尔”时代突破该瓶颈的关键器件．作为一种新型纳米信息器件，忆阻器被广泛应用于逻辑设计和非易失性存储等领域．本文针对忆阻器的二值数字逻辑设计，提出了双择多-非-图（Double Majority-Inverter-Graph，DMIG）逻辑．该逻辑能在一个时钟周期内同步实现 2 个 MIG 逻辑．通过初始化忆阻器为不同的逻辑状态，在一步内并行实现两种不同的基础逻辑门．此外，本文利用逻辑综合方法优化全加器的布尔逻辑表达式，设计了基于 DMIG 的一位全加器，并针对延时和面积开销两个性能分别提出了两种不同的优化方法．在 Spice 仿真环境下仿真验证了 DMIG 和全加器．对比现有的逻辑设计工作，本文的设计在延时和面积开销方面都进行了优化．
Keywords
忆阻器；非易失计算；存内逻辑设计；择多-非-图；全加器
Speaker
陈辉
广东工业大学Submission Author
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Important Date
-
Conference Date
Dec 11
2021
toDec 12
2021
-
Aug 18 2021
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中国计算机学会容错计算专业委员会
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